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Mentor Graphics与TSMC携手推出满足 10 nm工艺要求的IC设计和签核基础架构

WILSONVILLE, Ore., September 26, 2014 — Mentor Graphics公司(NASDAQ:MENT)今天宣布已经与TSMC开展 10 nm设计实现方面的合作。物理设计、分析、验证和优化工具都得到了改进,来满足早期客户的测试芯片和 IP设计启动的10 nm FinFET 工艺要求。基础架构包括 Olympus-SoC™ 数字设计系统、Analog FastSPICE (AFS™) 平台(含 AFS Mega)以及 Calibre® 签核解决方案

“TSMC和 Mentor正在进行广泛的工程工作,使双方客户都能充分利用先进的工艺技术,”TSMC设计基础架构营销部高级总监Suk Lee说,“每个新工艺节点都需要大量创新才能应对新的物理挑战、提高客户设计实现的准确度,同时提升性能并降低設計流程时间。”

Calibre提供布局模式的全着色(full-coloring)功能,可帮助设计者透过独立于现有的设计整合环境之外的方式进行着色指定,以符合 10nm规则要求。针对客制化布局,Calibre RealTime 产品已进行改进,使用晶圆代工厂认证的Calibre signoff decks,和所有市场上领先的客制布局软件连结实现互动的着色检查。

Mentor 和 TSMC 还针对 10nm FinFET 设计改进了Calibre填充解决方案。Calibre YieldEnhancer的 SmartFill ECO功能支持“随时填充”流程,以确保IP 和其他设计模块能够随着设计进展准确地呈现。在部分设计被修改时,SmartFill ECO功能会重新填充仅受影响的部分,从而最大限度地降低設計流程时间。同样,Calibre LVS也得到改进,能够在诸如TSMC 10nm这样的先进工艺节点上维持设计层次级别,以实现高效的布线后仿真。

两家公司也携手合作 使Mentor® Olympus-SoC布局及绕线系统,完全符合 TSMC 10 nm FinFET的规范。而为了符合10nm FinFET设计,在数据库建立、组件摆放、时钟树合成、电阻电容抽取、优化和绕线引擎方面都进行了显著的进化升级。

为确保10nm FinFET 组件精确的电路仿真结果,Mentor与TSMC合作在Analog FastSPICE平台(包含 Analog FastSPICE Mega)上验证了 BSIM-CMG和TMI模型提供高速组件和电路仿真的适用性。Calibre xACT™电阻电容抽取产品和 Calibre nmLVS™ 产品也支持全新的 10nm FinFET 模型。
9 月 30 日在美国圣荷西会议中心 (San Jose Convention Center) 举行的 TSMC 开放创新平台生态系统论坛 (Open Innovation Platform Ecosystem Forum) 将介绍 Mentor 与 TSMC 的设计实现合作带来的客户成功案例。有关详细信息,请访问 TSMC 网站 www.tsmc.com