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关键业务(Mission Critical)IC设计的可靠性检查

作者:

Mentor Graphics产品营销、版图/原理图对比(LVS)及提取总监Carey Robertson 与 Mentor Graphics技术营销工程师李宜庭

电路可靠性 , 亦即电路抗电气故障的鲁棒性(robustness) , 已日益成为IC设计师的关注点。其中的很多问题多年来已为人所知 , 有时人们觉得可靠性风险主要是最新制程世代才会面临的问题。诚然 , 越小的器件、越细的导线、越薄的栅氧化层越容易受到过度电性应力(EOS)的影响 , 而新製程世代 , 对特定版图形状和图案也更为敏感。然而 , 如果设计师认为在成熟节点上不存在电路可靠性问题的话 , 那他今后的项目(project)很可能会面临一些潜在风险。

这是为何?

因為即使是在成熟的制程上 , 工程师们也會從上面不断榨取性能、功能、面积及其他相關指标 , 以期获得更高的投资回报(ROI)。越老的制程的不確定性可能会越少 , 但每一轮新的设计浪潮都會因為有不同的應用需求、及环境条件而引发新的可靠性问题。例如 , 汽车和医疗相關应用芯片設計目前是采用成熟制程技术的新驱动力量。这些应用和采用前沿制程的常见消费型应用相比 , 具有完全不同的设计需求及工作环境。

没有一家汽车厂商会接受未在嚴格的高温条件下进行了验證的发动机控制芯片 ,

而医疗廠商所生產的起搏器(pacemaker)则必须在很长的寿命期内可靠地工作。

此外 , 还有一些新的电路架構在成熟的节点被首次推出时 , 还尚未被发明出来。包含更多模拟電路、更高电压(比如汽车上的50V)、更高的频率还仅仅是电路设计师所面临的、不断变化的设计要求中的一部分。

这样就需要有新的工具和方法 , 来确保新制程和成熟制程的电路可靠性。例如 , 汽车设备上更高的电压导致了更高的EOS风险 , 因此设计师需要更努力来确保具有較薄的栅氧化层的数字晶体管不会连接到50伏的电源上。不僅如此 , 采用高压设计的電路也需要增大特定位置上的版圖圖案間间距。

針對這樣設計的驗證 , 我們只需要检查某些特定區域即可 , 如果將整個芯片都执行符合高压設計規則的較大间距DRC检查 , 則將导致极端保守的设计考量 , 以及过大的裸片面积和更高的製造成本。

有限的传统方法

很多设计团队采用用户生成(user-generated)的标志层(marker layers)或文本点(text points)来检查EOS问题 , 但这是容易出错的方法 , 需要设计师人工判定电压如何在電路節點之間變化、并人工标出需要符合高压设计规则的正确区域。随着電路功能的密集改版更新 , 标志層(marker layers)是极难保持的。

在芯片设计日益复杂的今天 , 我們也面臨了其他的风险:静电放电(ESD)、闩锁(latch-up)、电迁移(EM)等已知故障机制不能为标准设计做法所完全防止

其中电迁移在很多代IC上一直是困扰设计师的问题。然而 , 結合了更高驱动强度和采用更细导线在14/16nm实现的FinFET技术 , 成为因电迁移而产生的电路故障的另一个起因。采用传统方法进行EM检查 , 將耗費巨大的運算資源 , 需要在整個芯片的每一个部分都提取寄生模型、進行电流仿真和标注最後結果。常见的16nm/14nm片上系统会有数十亿个元件 , 想當然耳 , 而進行這樣的传统检查过程將非常缓慢 , 是不可接受的。

此外也因為目前所制造的晶体管栅极下的氧化层更薄 , 使得相關器件更容易受到EOS的影响。更困難的是 , 由於現代省電芯片的設計 , 大多数都采用多电源域(multi-power-domain)的策略 , 意味着一個芯片可能有著數十個不同的电源供電。这种更大的复杂性使得检查出完整的潛在EOS问题变得极度困难。实际上 , 整個芯片的EOS检查超出了以往各种工具所提供的标准电路仿真和验证方法的能力。

去耦电容布局   电流密度

匹配器件

图1. 电路检查包括去耦电容布局、几何尺寸匹配及电流密度检查。

解決老问题 , 需要新方法

过去 , 设计师们依賴电路仿真(circuit simulation)、设计复核(desgin review)、也使用了 标志层(marker layers)或文本点(text points)进行特定區塊的设计规则检查(DRC)、當然還有其他“自创”方法来查找可能的电路可靠性问题。

但是今天 , 由于上述所有挑战 , 要确保一个设计能不出现潜在的可靠性问题 , 就需要一种整体的验证策略 , 这种策略要能夠實現 电路架構的分类及其相關版图位置的搜尋、金屬導線的寄生电阻测量、金屬導線的电流密度计算 以及特定區塊的DRC检查等。

人工方法即將被取代 , 转而使用可执行电路架構的分类 , 並能识别出相關的電路節點及其版圖位置 , 然后对各種电路类型或问题 , 执行相對應的静态和動态分析的工具。

这些工具能快速并完整地分析每一器件以及其每個端点的可能的电压。有了这个信息 , 即可计算整個芯片 , 每一電路節點及其相對應的版圖位置的所有可能電壓、并能进行非常精确和高效的OVD检查 , 這也就是說可以根据兩個版圖圖案間不同的電壓差,定義出不同的最小可容許距離的设计规则並用此一工具進行驗證。

这些工具还可识别易受到电迁移影响的電路節點及其相對應的版圖位置、测量兩點間金屬導線的寄生电阻、并执行相對應設計规则驗證、来检测潜在问题。

此外 , 由于这些问题很多都出现于大型芯片裡 , 因此除了完整的功能外, 更需要高效、简洁的驗證工具 , 以便快速找出电路错误的原因。随着具有这些功能的新工具出现 , 我们现在看到了有数家晶圓代工厂 , 已開始在提供这一领域的相關驗證解决方案。

但这仅仅是EDA一个新领域的肇始 ,预计在很長的一段時間裡, 我们將會持續使用這樣的工具, 處理以前“无法检查的”电路可靠性問題的驗證。

Mentor Graphics 技术营销工程师 李宜庭 yi-ting_lee@mentor.com

从2008年起 , 李宜庭开始担任Mentor Graphics公司 技术营销工程师一职。他的主要工作是采用Calibre PERC和Calibre DRC进行电路與版圖的相關验证。 他領先在大型晶圓代工企业采用Calibre平台进行自动ESD/LUP规则检查。他毕业于台湾中原大学电子工程系。

 

Mentor Graphics公司产品营销、版图/原理图对比(LVS)及提取总监Carey Robertson

Carey Robertson担任Mentor Graphics公司产品营销总监,管理着Calibre PERC、LVS、和提取产品的营销事务。他在Mentor Graphics有15年的各种产品和技术营销职务的工作经验。加入Mentor Graphics前,Carey担任迪吉多(Digital Equipment)公司的设计工程师,负责微处理器的设计工作。Carey拥有斯坦福大学学士学位、加州大学伯克利分校硕士学位。